俄勒岡州威爾遜維爾2014年9月27日電 /美通社/ -- Mentor Graphics公司（NASDAQ：MENT）今天宣布已經與TSMC開展 10 nm設計實現方面的合作。物理設計、分析、驗證和優化工具都得到了改進，來滿足早期客戶的測試芯片和 IP設計啟動的10 nm FinFET 工藝要求。基礎架構包括 Olympus-SoC? 數字設計系統、Analog FastSPICE (AFS?) 平臺（含 AFS Mega）以及 Calibre® 簽核解決方案。
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“TSMC和 Mentor正在進行廣泛的工程工作，使雙方客戶都能充分利用先進的工藝技術，”TSMC設計基礎架構營銷部高級總監Suk Lee說，“每個新工藝節點都需要大量創新才能應對新的物理挑戰、提高客戶設計實現的準確度，同時提升性能并降低設計流程時間。”
Calibre提供布局模式的全著色(full-coloring)功能，可幫助設計者透過獨立于現有的設計整合環境之外的方式進行著色指定，以符合 10nm規則要求。針對客制化布局，Calibre RealTime 產品已進行改進，使用晶圓代工廠認證的Calibre signoff decks，和所有市場上領先的客制布局軟件連結實現互動的著色檢查。
Mentor 和 TSMC 還針對 10nm FinFET 設計改進了Calibre填充解決方案。Calibre YieldEnhancer的 SmartFill ECO功能支持“隨時填充”流程，以確保IP 和其他設計模塊能夠隨著設計進展準確地呈現。在部分設計被修改時，SmartFill ECO功能會重新填充僅受影響的部分，從而較大限度地降低設計流程時間。同樣，Calibre LVS也得到改進，能夠在諸如TSMC 10nm這樣的先進工藝節點上維持設計層次級別，以實現高效的布線后仿真。
兩家公司也攜手合作 使Mentor® Olympus-SoC布局及繞線系統，完全符合 TSMC 10nm FinFET的規范。而為了符合10nm FinFET設計，在數據庫建立、組件擺放、時鐘樹合成、電阻電容抽取、優化和繞線引擎方面都進行了顯著的進化升級。
為確保10nm FinFET 組件精確的電路仿真結果，Mentor與TSMC合作在Analog FastSPICE平臺（包含 Analog FastSPICE Mega）上驗證了 BSIM-CMG和TMI模型提供高速組件和電路仿真的適用性。Calibre xACT?電阻電容抽取產品和 Calibre nmLVS? 產品也支持全新的 10nm FinFET 模型。
9 月 30 日在美國圣荷西會議中心 (San Jose Convention Center) 舉行的 TSMC 開放創新平臺生態系統論壇 (Open Innovation Platform Ecosystem Forum) 將介紹 Mentor 與 TSMC 的設計實現合作帶來的客戶成功案例。有關詳細信息，請訪問 TSMC 網站 www.tsmc.com。
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